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  • Verilog 过程结构

    关键词：initial， always 过程结构语句有 2 种，​initial ​与 ​always ​语句。它们是行…

    terry terry
    Verilog 教程 2023年6月3日

  • Verilog 时序控制

    关键词：时延控制，事件触发，边沿触发，电平触发 Verilog 提供了 2 大类时序控制方法：时延控制和事件控制。事件控制主要分为边沿触发事件控制与电…

    admin admin
    Verilog 教程 2023年6月3日

  • Verilog 语句块

    关键词：顺序块，并行块，嵌套块，命名块，disable Verilog 语句块提供了将两条或更多条语句组成语法结构上相当于一条一句的机制。主要包括两种类型：顺序块和并行块…

    唐伯虎点蚊香的头像 唐伯虎点蚊香
    Verilog 教程 2023年6月3日

  • Verilog 条件语句

    关键词：if，选择器 条件语句 条件（if）语句用于控制执行语句要根据条件判断来确定是否执行。 条件语句用关键字 if 和 else 来声明…

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    Verilog 教程 2023年6月3日

  • Verilog 多路分支语句

    关键词：case，选择器 case 语句是一种多路条件分支的形式，可以解决 if 语句中有多个条件选项时使用不方便的问题。 case 语句 …

    terry terry
    Verilog 教程 2023年6月3日

  • Verilog 过程连续赋值

    关键词：deassign，force，release 过程连续赋值是过程赋值的一种。这种赋值语句能够替换其他所有 wire 或 reg 的赋…

    admin admin
    Verilog 教程 2023年6月3日

  • Verilog 模块与端口

    关键词：模块，端口，双向端口，PAD 结构建模方式有 3 类描述语句： ​Gate​（门级）例化语句，​UDP ​(用户定义原语)例化语句和…

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    Verilog 教程 2023年6月3日

  • Verilog 模块例化

    关键字：例化，generate，全加器，层次访问 在一个模块中引用另一个模块，对其端口进行相关连接，叫做模块例化。模块例化建立了描述的层次。信号端口可以通过位置或名称关联，端口连接…

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    Verilog 教程 2023年6月3日

  • Verilog 带参数例化

    关键词： defparam，参数，例化，ram 当一个模块被另一个模块引用例化时，高层模块可以对低层模块的参数值进行改写。这样就允许在编译时将不同的参数传递给多个相同名字…

    terry terry
    Verilog 教程 2023年6月3日

  • Verilog 任务

    关键词：任务 任务与函数的区别 和函数一样，任务（task）可以用来描述共同的代码段，并在模块内任意位置被调用，让代码更加的直观易读。函数一般用于组合逻辑的各种转换和计算，而任务更…

    admin admin
    Verilog 教程 2023年6月3日

  • Verilog 状态机

    关键词：状态机，售卖机 有限状态机（Finite-State Machine，FSM），简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。状态机…

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    Verilog 教程 2023年6月3日

  • Verilog 竞争与冒险

    关键字：竞争，冒险，书写规范 产生原因 数字电路中，信号传输与状态变换时都会有一定的延时。 在组合逻辑电路中，不同路径的输入信号变化传输到同一点门级电路时，在时间上有先有后，这种先…

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    Verilog 教程 2023年6月3日

  • Verilog 避免Latch

    关键词：触发器，锁存器 Latch 的含义 锁存器（Latch），是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值。仅当锁存器处于使能状态时，输…

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    Verilog 教程 2023年6月3日

  • Verilog 流水线

    关键词：流水线，乘法器 硬件描述语言的一个突出优点就是指令执行的并行性。多条语句能够在相同时钟周期内并行处理多个信号数据。 但是当数据串行输入时，指令执行的并行性并不能体现出其优势…

    admin admin
    Verilog 教程 2023年6月3日

  • Verilog 除法器设计

    除法器原理（定点） 和十进制除法类似，计算 27 除以 5 的过程如下所示： 除法运算过程如下： 取被除数的高几位数据，位宽和除数相同（实例…

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    Verilog 教程 2023年6月3日

  • Verilog 并行FIR滤波器设计

    FIR（Finite Impulse Response）滤波器是一种有限长单位冲激响应滤波器，又称为非递归型滤波器。 FIR 滤波器具有严格的线性相频…

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    Verilog 教程 2023年6月3日

  • Verilog 串行FIR滤波器设计

    串行 FIR 滤波器设计 设计说明 设计参数不变，与并行 FIR 滤波器参数一致。即，输入频率为 7.5 MHz&nbs…

    terry terry
    Verilog 教程 2023年6月3日

  • Verilog FFT设计

    FFT（Fast Fourier Transform），快速傅立叶变换，是一种 DFT（离散傅里叶变换）的高效算法。在以时频变换分析为基础的数字处理方…

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    Verilog 教程 2023年6月3日

  • Verilog DDS设计

    DDS 原理 DDS（直接频率合成）技术是根据奈奎斯特抽样定理及数字处理技术，把一系列的模拟信号进行不失真的抽样，将得到的数字信号存储在存储器中，并在时钟的控制下，通过数…

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    Verilog 教程 2023年6月3日

  • Verilog 数值转换

    本节主要对有符号数的十进制与二进制表示以及一些数值变换进行简单的总结。 定义一个宽度为 DW 的二进制补码格式的数据 dbin ，其表示的有…

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