Verilog RTL级低功耗设计（下）
门控时钟 通常情况下，时钟树由大量的缓冲器和反相器组成。而时钟信号为设计中翻转率最高的信号，时钟树的功耗可高达整个设计功耗 30%。加入门控时钟（clock g…
Verilog 文件操作
Verilog 提供了很多可以对文件进行操作的系统任务。经常使用的系统任务主要包括： 文件开、闭：$fopen, $fclose, $fer…
Verilog 实数整数转换
关键词 ：定点数, 浮点数, $realtobits, $bitstoreal 本节主要介绍实数与整数间相互转换的函数：$realtobi…
Verilog 其他系统任务
仿真控制：$finish, $stop 系统任务 调用格式 任务描述 退出仿真 $finish( type ) ; 结束仿真，参数 type 可选择退出仿真时…
Verilog PLI简介
进行数字设计时，经常会遇到特殊的情况，Verilog 中的任务和函数已经不能满足仿真需求，需要自定义一些系统任务和函数。编程语言接口（PLI， Program&…
Verilog ACC子程序
功能特性 ACC 子程序主要完成的功能有： 从内部数据结构中读取特定对象的相关信息 把特定对象的相关信息写入内部数据结构中 ACC 子程序可操作的对象类型有： …
Verilog ACC子程序列表
这里没有对所有的子程序都进行验证，由于版本或抄写问题，可能会有所疏漏，欢迎指正。建议使用时再仔细研究对应类型的子程序，多多参考其他例子中参数的类型及设置。 ACC 子程序…
Verilog 逻辑综合
本教程经常有提及综合这个词语。或者说有些逻辑不能综合成实际电路，或者说有些逻辑设计综合后的电路会有一些安全隐患。本章就简单介绍下逻辑综合的相关知识，仅从理论层次和普遍认知的角度来阐…
Verilog 可综合性设计
Verilog 主要用于数字电路设计的描述，但不是所有的描述方式都可以被综合成实际的硬件电路。例如一些用于仿真验证的关键字，属于仿真验证语言，只能在仿真时使用，不能被综合…
Verilog 教程
Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。 Verilog 继承了 C 语言的…
Verilog 简介
Verilog 具有很强的电路描述与建模能力，能从多个层次对数字系统进行描述和建模。因此，在简化硬件设计任务、提高设计效率与可靠性、语言易读性、层次化和结构化设计等方面展…
Verilog 设计方法
设计方法 Verilog的设计多采用自上而下的设计方法（top-down）。即先定义顶层模块功能，进而分析要构成顶层模块的必要子模块；然后进一步对各个模块进行分解、设计，直到到达无…
Verilog 基础语法
格式 Verilog 是区分大小写的。 格式自由，可以在一行内编写，也可跨多行编写。 每个语句必须以分号为结束符。空白符（换行、制表、空格）都没有实际的意义，在编译阶段可…
Verilog 数据类型
Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。 线网（wi…
Verilog 时延
关键词：时延， 惯性时延 连续赋值延时语句中的延时，用于控制任意操作数发生变化到语句左端赋予新值之间的时间延时。 时延一般是不可综合的。 寄存器的时延也是可以控制的，这部…
